龙8头号玩家封装，简而言之就是把晶圆厂(Foundry)生产出来的集成电路裸片（Die）放到一块起承载作用的基板上，用引线将Die上的集成电路与管脚互连，再把管脚引出来，然后固定包装成为一个整体。

　　封装，简而言之就是把晶圆厂(Foundry)生产出来的集成电路裸片（Die）放到一块起承载作用的基板上，用引线将Die上的集成电路与管脚互连，再把管脚引出来，然后固定包装成为一个整体。它可以起到保护芯片的作用，相当于是芯片的外壳，不仅能固定、密封芯片，还能增强其电热性能。

　　半导体生产流程由晶圆制造、晶圆测试、芯片封装和封装后测试组成。塑封之后，还要进行一系列操作，如后固化（Post Mold Cure）、切筋和成型（Trim&Form）、电镀（Plating）以及打印等工艺。典型的封装工艺流程为：划片、装片、键合、塑封、去飞边、电镀、打印、切筋和成型、外观检查、成品测试、包装出货。

　　集成电路产业链包括集成电路设计、集成电路晶圆制造、芯片封装和测试、设备和材料行业。芯片封装测试环节是指芯片制造工艺完成后的封装测试环节，传统封装方式包括DIP、SOP、QFP等。

　　先进封装是相较于传统封装而言，随着电子产品进一步朝向小型化与多功能的发展，芯片尺寸越来越小，种类越来越多等，使得三维立体（3D）封装、扇形封装(FOWLP/PLP)、微间距焊线技术，以及系统封装(SiP)等先进封装技术成为延续摩尔定律的最佳选择之一。

　　DIP(DualIn－line Package)是指采用双列直插形式封装的集成电路芯片，绝大多数中小规模集成电路(IC)均采用这种封装形式，其引脚数一般不超过100个。采用DIP封装的CPU芯片有两排引脚，需要插入到具有DIP结构的芯片插座上。当然，也可以直接插在有相同焊孔数和几何排列的电路板上进行焊接。DIP封装的芯片在从芯片插座上插拔时应特别小心，以免损坏引脚。DIP封装具有以下特点：1.适合在PCB(印刷电路板)上穿孔焊接，操作方便；2.芯片面积与封装面积之间的比值较大，故体积也较大；Intel系列CPU中8088就采用这种封装形式，缓存(Cache)和早期的内存芯片也是这种封装形式。

　　随着集成电路技术的发展，对集成电路的封装要求更加严格。这是因为封装技术关系到产品的功能性，当IC的频率超过100MHz时，传统封装方式可能会产生所谓的“CrossTalk”现象，而且当IC的管脚数大于208 Pin时，传统的封装方式有其困难度。因此，除使用QFP封装方式外，现今大多数的高脚数芯片（如图形芯片与芯片组等）皆转而使用BGA(Ball Grid Array Package)封装技术。BGA一出现便成为CPU、主板上南/北桥芯片等高密度、高性能、多引脚封装的最佳选择。BGA封装技术又可详分为五大类：

　　3.FCBGA（FilpChipBGA）基板：硬质多层基板；4.TBGA（TapeBGA）基板：基板为带状软质的1-2层PCB电路板；5.CDPBGA（Carity Down PBGA）基板：指封装中央有方型低陷的芯片区（又称空腔区）。BGA封装具有以下特点：1.I/O引脚数虽然增多，但引脚之间的距离远大于QFP封装方式，提高了成品率；

　　3.信号传输延迟小，适应频率大大提高；4.组装可用共面焊接，可靠性大大提高。BGA封装方式经过十多年的发展已经进入实用化阶段。1987年，日本西铁城（Citizen）公司开始着手研制塑封球栅面阵列封装的芯片（即BGA）。而后，摩托罗拉、康柏等公司也随即加入到开发BGA的行列。1993年，摩托罗拉率先将BGA应用于移动电话。同年，康柏公司也在工作站、PC电脑上加以应用。直到五六年前，Intel公司在电脑CPU中（即奔腾II、奔腾III、奔腾IV等），以及芯片组（如i850）中开始使用BGA，这对BGA应用领域扩展发挥了推波助澜的作用。BGA已成为极其热门的IC封装技术，其全球市场规模在2000年为12亿块，预计2005年市场需求将比2000年有70%以上幅度的增长。

　　QFP（Plastic Quad Flat Package）封装的芯片引脚之间距离很小，管脚很细，一般大规模或超大型集成电路都采用这种封装形式，其引脚数一般在100个以上。用这种形式封装的芯片必须采用SMD（表面安装设备技术）将芯片与主板焊接起来。采用SMD安装的芯片不必在主板上打孔，一般在主板表面上有设计好的相应管脚的焊点。将芯片各脚对准相应的焊点，即可实现与主板的焊接。用这种方法焊上去的芯片，如果不用专用工具是很难拆卸下来的。

　　PFP（Plastic Flat Package）方式封装的芯片与QFP方式基本相同。唯一的区别是QFP一般为正方形，而PFP既可以是正方形，也可以是长方形。QFP/PFP封装具有以下特点：

　　PGA(Pin Grid Array Package)芯片封装形式在芯片的内外有多个方阵形的插针，每个方阵形插针沿芯片的四周间隔一定距离排列。根据引脚数目的多少，可以围成2-5圈。安装时，将芯片插入专门的PGA插座。为使CPU能够更方便地安装和拆卸，从486芯片开始，出现一种名为ZIF的CPU插座，专门用来满足PGA封装的CPU在安装和拆卸上的要求。

　　1.Lead Frame Type(传统导线架形式)，代表厂商有富士通、日立、Rohm、高士达（Goldstar）等等；2.Rigid Interposer Type(硬质内插板型)，代表厂商有摩托罗拉、索尼、东芝、松下等等；3.Flexible Interposer Type(软质内插板型)，其中最有名的是Tessera公司的microBGA，CTS的sim-BGA也采用相同的原理。其他代表厂商包括通用电气（GE）和NEC；4.Wafer Level Package(晶圆尺寸封装)：有别于传统的单一芯片封装方式，WLCSP是将整片晶圆切割为一颗颗的单一芯片，它号称是封装技术的未来主流，已投入研发的厂商包括FCT、Aptos、卡西欧、EPIC、富士通、三菱电子等。

　　1.满足了芯片I/O引脚不断增加的需要；2.芯片面积与封装面积之间的比值很小；3.极大地缩短延迟时间。CSP封装适用于脚数少的IC，如内存条和便携电子产品。未来则将大量应用在信息家电（IA）、数字电视（DTV）、电子书（E-Book）、无线网络WLAN/GigabitEthemet、ADSL/手机芯片、蓝牙（Bluetooth）等新兴产品中。

　　芯片堆叠封装主要强调用于堆叠的基本“元素”是晶圆切片。多芯片封装、堆叠芯片尺寸封装、超薄堆叠芯片尺寸封装等均属于芯片堆叠封装的范畴。芯片堆叠封装技术优势在于采用减薄后的晶圆切片可使封装的高度更低。堆叠封装有两种不同的表现形式，即PoP堆叠(Package on Package，PoP)和PiP堆叠（Package in Package Stacking，PiP）。

　　PoP堆叠使用经过完整测试且封装完整的芯片，其制作方式是将完整的单芯片或堆叠芯片堆叠到另外一片完整单芯片或堆叠芯片的上部。其优势在于参与堆叠的基本“元素”为成品芯片，所以该技术理论上可将符合堆叠要求的任意芯片进行堆叠。PiP堆叠使用经过简单测试的内部堆叠模块和基本组装封装作为基本堆叠模块，但受限于内部堆叠模块和基本组装封装的低良率，PiP堆叠成品良率较差。但PiP的优势也十分明显，即在堆叠中可使用焊接工艺实现堆叠连接，成本较为低廉。PoP封装外形高度高于PiP封装，但是装配前各个器件可以单独完整测试，封装后的成品良率较好。堆叠封装技术中封装后成品体积最小的应属3D封装技术。3D封装可以在更小，更薄的封装壳内封装更多的芯片。按照结构3D封装可分为芯片堆叠封装和封装堆叠封装。

　　在传统晶圆封装中，是将成品晶圆切割成单个芯片，然后再进行黏合封装。不同于传统封装工艺，晶圆级封装是在芯片还在晶圆上的时候就对芯片进行封装，保护层可以黏接在晶圆的顶部或底部，然后连接电路，再将晶圆切成单个芯片。

　　相比于传统封装，晶圆级封装具有以下优点：1、封装尺寸小：由于没有引线、键合和塑胶工艺，封装无需向芯片外扩展龙8国际头号玩家，使得WLP的封装尺寸几乎等于芯片尺寸。2、高传输速度：与传统金属引线产品相比，WLP一般有较短的连接线路，在高效能要求如高频下，会有较好的表现。

　　3、高密度连接：WLP可运用数组式连接，芯片和电路板之间连接不限制于芯片四周，提高单位面积的连接密度。

　　4、生产周期短：WLP从芯片制造到、封装到成品的整个过程中，中间环节大大减少，生产效率高，周期缩短很多。

　　5、工艺成本低：WLP是在硅片层面上完成封装测试的，以批量化的生产方式达到成本最小化的目标。WLP的成本取决于每个硅片上合格芯片的数量，芯片设计尺寸减小和硅片尺寸增大的发展趋势使得单个器件封装的成本相应地减少。WLP可充分利用晶圆制造设备，生产设施费用低。

　　新兴的2.5D和3D技术有望扩展到倒装芯片和晶圆级封装工艺中。通过使用硅中介层（Interposers）和硅通孔（TSV）技术，可以将多个芯片进行垂直堆叠。TSV堆叠技术实现了在不增加IC平面尺寸的情况下，融合更多的功能到IC中，允许将更大量的功能封装到IC中而不必增加其平面尺寸，并且硅中介层用于缩短通过集成电路中的一些关键电通路来实现更快的输入和输出。因此，使用先进封装技术封装的应用处理器和内存芯片将比使用旧技术封装的芯片小约30%或40%，比使用旧技术封装的芯片快2～3倍，并且可以节省高达40%或者更多的功率。

　　2.5D和3D技术的复杂性以及生产这些芯片的IC制造商（Fab）和外包封装/测试厂商的经济性意味着IDM和代工厂仍需要处理前端工作，而外包封装/测试厂商仍然最适合处理后端过程，比如通过露出、凸点、堆叠和测试。外包封装/测试厂商的工艺与生产主要依赖于内插件的制造，这是一种对技术要求较低的成本敏感型工艺。三维封装可以更高效地利用硅片，达到更高的“硅片效率”。硅片效率是指堆叠中的总基板面积与占地面积的比率。因此，与其他2D封装技术相比，3D技术的硅效率超过了100%。而在延迟方面，需要通过缩短互连长度来减少互连相关的寄生电容和电感，从而来减少信号传播延迟。而在3D技术中，电子元件相互靠得很近，所以延迟会更少。相类似，3D技术在降低噪声和降低功耗方面的作用在于减少互连长度，从而减少相关寄生效应，从而转化为性能改进，并更大程度的降低成本。此外，采用3D技术在降低功耗的同时，可以使3D器件以更高的频率运行，而3D器件的寄生效应、尺寸和噪声的降低可实现更高的每秒转换速率，从而提高整体系统性能。3D集成技术作为2010年以来得到重点关注和广泛应用的封装技术，通过用3D设备取代单芯片封装，可以实现相当大的尺寸和重量降低。这些减少量的大小部分取决于垂直互连密度和可获取性（accessibility）和热特性等。据报道，与传统封装相比，使用3D技术可以实现40～50倍的尺寸和重量减少。

　　SiP（System in Package，系统级封装）为一种封装的概念，是将一个系统或子系统的全部或大部分电子功能配置在整合型基板内，而芯片以2D、3D的方式接合到整合型基板的封装方式。SiP不仅可以组装多个芯片，还可以作为一个专门的处理器、DRAM、快闪存储器与被动元件结合电阻器和电容器、连接器、天线等，全部安装在同一基板上上。这意味着，一个完整的功能单位可以建在一个多芯片封装，因此，需要添加少量的外部元件，使其工作。

　　SIP封装并无一定型态，就芯片的排列方式而言，SIP可为多芯片模块(Multi-chipModule；MCM)的平面式2D封装，也可再利用3D封装的结构，以有效缩减封装面积；而其内部接合技术可以是单纯的打线接合(WireBonding)，亦可使用覆晶接合(FlipChip)，但也可二者混用。除了2D与3D的封装结构外，另一种以多功能性基板整合组件的方式，也可纳入SIP的涵盖范围。此技术主要是将不同组件内藏于多功能基板中，亦可视为是SIP的概念，达到功能整合的目的。不同的芯片排列方式，与不同的内部接合技术搭配，使SIP的封装型态产生多样化的组合，并可依照客户或产品的需求加以客制化或弹性生产。

　　近年来随着摩尔定律逐渐逼近物理极限，先进封装技术越来越受到半导体行业的关注，成为行业的研究热点，基于此，仪器信息网联合电子工业出版社特在“半导体工艺与检测技术”主题网络研讨会上设置了“封装及其检测技术”，众多行业大咖将详谈封装工艺与技术。